Backside bus

Origem: Wikipédia, a enciclopédia livre.
Ir para: navegação, pesquisa

Backside bus é o barramento rápido que conecta o núcleo do processador ao cache L2 nos processadores que o têm embutido.[1] [2]

Histórico[editar | editar código-fonte]

Out of date clock icon.svg
Esta seção pode conter informações desatualizadas.

Se sabe algo sobre o tema abordado, edite a página e inclua informações mais recentes.

Um módulo processador Pentium II com sua capa removida exibindo o processador à esquerda e a memória cache L2 à direita.

Muitos processadores adotaram arquiteturas de dois barramentos para aumentar a velocidade de acesso ao L2, colocando-o então em um barramento dedicado, o backside bus (BSB).[3] Por ser exclusivo para o processador, este barramento pode ser otimizado para transferências SRAM e pode operar na velocidade de clock total da CPU.[3] Como SRAMs capazes de operar à velocidade total da CPU são caras, porém, a maioria dos processadores operam com a BSB pela metade da taxa de clock da CPU.[3] Ainda assim, a BSB faz uma interface L2 muito mais rápida do quê uma FSB.[3] Alguns processadores tomaram o passo adicional de mover as etiquetas do cache L2 para dentro da matriz do processador para acelerar a detecção de erros e acertos e para permitir maior associatividade ao conjunto.[3]

Com o advento dos processos de 0.25µ, os vendedores de processador de PCs começaram a trazer a BSB e o L2 no chip.[3] A alternativa a aumentar o tamanho das L1s ainda é preferida por alguns designers, mas a abordagem de dois níveis irá se tornar mais popular conforme o tamanho do cache do chip aumentar.[3] A tendência em direção a L2s no chip irá acelerar com os processos de 0.18µ, e L2s externos deverão desaparecer completamente pela geração de 0.13µ.[3]

Apesar de L2s no chip serem tipicamente menores que L2s externas, elas podem também ser mais rápidas.[3] No chip, a BSB pode ser bem larga e operar na taxa de clock total da CPU.[3] Em adição, a L2 pode ter maior associatividade ao conjunto, múltiplos bancos, múltiplas portas, e outros recursos que são impráticos de serem construídos fora do chip com SRAMs.[3] Estes atributos podem aumentar a velocidade e taxas de acerto dramaticamente, compensando o tamanho menor.[3] Na maioria das aplicações de PC, uma L2 de 256K e velocidade plena no chip supera o desempenho de uma L2 de 512K e meia-velocidade externa.[3]

Referências

  1. ALEXANDRE ROSA DOS SANTOS (janeiro de 2013). APOSTILA DA DISCIPLINA DE INGLÊS INSTRUMENTAL (ENG06849) (PDF) UNIVERSIDADE FEDERAL DO ESPÍRITO SANTO. 42;122 pp. Mundo Geomática. Página visitada em 18 de setembro de 2013.
  2. Ciro Francisco Imhof Júnior (2004). OVERCLOCK (PDF) UNIVERSIDADE FEDERAL DE SANTA CATARINA. 28 pp.. Página visitada em 18 de setembro de 2013.
  3. a b c d e f g h i j k l m Keith Diefendorff (12 de julho de 1999). PC Processor Microarchitecture - A Concise Review of the Techniques Used in Modern PC Processors (PDF) (em inglês) MICROPROCESSOR REPORT. 4-5 pp. CSIT Laboratory. Página visitada em 18 de setembro de 2013.

Ver também[editar | editar código-fonte]