POWER4

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Arquitetura Power

Arquitectura de CPU

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Futuros

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Ligações Relacionadas

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POWER4 é uma CPU que implementa a arquitetura de 64 bits do PowerPC. Lançado em 2001, o POWER4 é baseado no projeto anterior POWER3. O POWER4 é multinúcleo, tendo 2 núcleos PowerPC.

Funcionalidade[editar | editar código-fonte]

A unidade funcional do POWER4™ consiste de 2 implementaçõeos de 64 bits da arquitetura PowerPC AS. O POWER4™ tem uma unidade de cache L2 unificada, dividida em três partes iguais. Cada uma tem sua própria controladora de cache que pode alimentar com 32 bytes por ciclo. A Unidade de Interface de Núcleo (Core Interface Unit/CIU) conecta cada controladora para cada cache de dados ou instrução nos dois processadores. A Unidade Não-Cacheável (Non-Cacheable/NC) é responsável por funções de serialização e efetuar as operações não-cacheáveis. Existe uma controladora de cache L3, mas a memória real é fora do chip. A controladora de barramento GX controla as comunições de I/O, há 2 barramentos GX de 4 bytes, um para entrada e outro para saída. A Controladora de Rede (Fabric Controller) é a controladora para a rede de barramentos, arbitrando a comunicação entre as controladoras L1/L2, entre os chips POWER4™ {4-vias, 8-vias, 16-vias, 32-vias} e POWER4™ MCM. Existe um Teste Funcional (Built In Self Test/BIST) e Unidade de Monitoramento de Performance (Performance Monitoring Unit/PMU). Reset no Power-on (Power-On Reset/POR) é suportado.

Unidade de Execução[editar | editar código-fonte]

O POWER4 usa a microarquitetura superescalar através de execução sem-ordem de alta freqüência especulativa (high-frequency speculative out-of-order execution) usando 8 unidades de execução. Elas são: 2 unidades de ponto-flutuante(FP1-2), 2 unidades de load-store (LD1-2), 2 unidades de ponto-fixo (FX1-2), 1 unidade de branch (BR), e 1 unidade de registro-condição (CR). Essas unidades podem completar até 8 instruções por ciclo (não incluindo o BR e CR):

  • cada unidade de ponto-flutuante pode completar multiplicação-adição por clock (2 operações),
  • cada unidade load-store pode completar uma instrução por clock,
  • cada unidade de ponto-fixo pode completar uma instrução por clock.

Os estágios de pipeline são:

  • Branch Prediction
  • Instruction Fetch
  • Decode, Crack and Group Formation
  • Group Dispatch and Instruction Issue
  • Load/Store Unit Operation
    • Load Hit Store
    • Store Hit Load
    • Load Hit Load
  • Instruction Execution Pipeline

Configuração Multi-Chip[editar | editar código-fonte]

Não somente o POWER4 se tornou o primeiro microprocessador a incorporar dual core em um único chip, mas também o primeiro a usar Multi-Chip Module/MCM fazendo 4 microprocessadores em um único invólucro.

Parâmetros[editar | editar código-fonte]

POWER4 180 nm@CMOS 8S3 SOI
Clock GHz >1.3
Potência 115 W 1.5 V @ 1.1 GHz
Transistores 174 milhões
Gate L 90 nm
Gate oxide 2.3 nm
Metal-layer pitch thickness
M1 500 nm 310 nm
M2 630 nm 310 nm
M3-M5 630 nm 420 nm
M6(MQ) 1260 nm 920 nm
M7(LM) 1260 nm 920 nm
Dielétrico ~4.2
Vdd 1.6 V

Ver também[editar | editar código-fonte]

Referências[editar | editar código-fonte]

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