POWER5

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POWER5 é um microprocessador desenvolvido e fabricado pela IBM. É uma versão melhorada do bem sucedido POWER4. As principais melhorias incluem suporte para multithreading simultâneo (SMT) e um controlador interno de memória. O POWER5 é um microprocessador de dois núcleos, com cada um suportando uma thread física e duas threads lógicas, totalizando em duas threads físicas e quatro lógicas.

História[editar | editar código-fonte]

Os detalhes técnicos do microprocessador foram apresentados pela primeira vez na conferência Hot Chips em 2003. Uma descrição mais completa do mesmo foi dada no Microprocessor Forum em 14 de outubro de 2003. O POWER5 não foi era vendido abertamente, sendo usado exclusivamente pela IBM e suas associadas. Sistemas incluindo o microprocessador foram introduzidos em 2004. O POWER5 competiu no mercado de servidores empresariais de alto desempenho, principalmente contra o Itanium 2 da Intel, mas até certo ponto contra o UltraSPARC IV da Sun Microsystems e o SPARC64 V da Fujitsu. O microprocessador foi sucedido em 2005 por uma versão melhorada, o POWER5+.

Descrição[editar | editar código-fonte]

O POWER5 é uma versão mais desenvolvida do POWER4. A adição de multithreading de duas vias exigia a duplicação da pilha de retorno, do contador de programas, do buffer de instruções, da unidade de agrupamento, e da fila de armazenamento de forma que cada thread pudesse ter seus próprios. A maior parte dos recursos, tais como arquivos de registro e unidades de execução, é compartilhada, embora cada thread veja seu próprio conjunto de registros. O POWER5 implementa multithreading simultâneo (SMT), executando duas threads simultaneamente. O POWER5 pode desativar o SMT para aumentar o desempenho.

Como vários recursos tais como os arquivos de registro são compartilhados por duas threads, eles são aumentados em capacidade em vários cenários para compensar a perda de desempenho. O número de registros integrais e de ponto flutuante é aumentado para 120 cada, em contraste aos 80 registros integrais e 72 de ponto flutuante do POWER4. O cache de instruções de ponto flutuante também tem sua capacidade aumentada de 20 para 24 entradas. A capacidade do cache unificado L2 foi aumentado para 1.875 MB é a associatividade do conjunto para 10. O cache unificado L3 foi instalado internamente em vez de tê-lo localizado em chips separados. Sua capacidade foi aumentada para 36 MB. Assim como o POWER4, o cache é compartilhado pelos dois núcleos. O cache é acessado através de dois barramentos unidirecionais de 128 bits funcionando à metade da frequência do núcleo.

O controlador interno de memória suporta até 64 GB de memória DDR e DDR2. Ele utiliza barramentos seriais de alta frequência para comunicar com buffers externos que permitem acesso aos módulos de memória em linha dupla (DIMMs) ao microprocessador.

O POWER5 contém 276 milhões de transistores e possui uma área de 389 mm². É fabricado pela IBM em um semicondutor metal-óxido complementar (CMOS) de 0.13 µm SOI com oito camadas interconectadas por cobre. O POWER5 é oferecido em pastilhas de módulo de chip duplo (DCM) ou módulo de chip múltiplo (MCM). O DCM contém uma pastilha POWER5 e sua pastilha para cache L3 associado. O MCM contém quatro pastilhas POWER5 e quatro pastilhas para cache L3, um para cada pastilha POWER5, medindo 95 mm × 95 mm.[1] [2]

Vários processadores POWER5 em sistemas de alto desempenho podem ser agrupados para atuarem como um único processador vetorial através de tecnologia ViVA (Virtual Vector Architecture).

POWER5+[editar | editar código-fonte]

O POWER5+ é uma versão melhorada do original POWER5, introduzido em 4 de outubro de 2005. Entre as melhorias está o menor consumo de energia devido ao seu novo processo de fabricação. O chip POWER5+ usa um processo de fabricação de 90 nm. Isto resultou na diminuição do tamanho da pastilha de 389 mm² para 243 mm².

A frequência do clock não foi aumentada no lançamento inicial e permaneceu entre 1.5 e 1.9 GHz. Em 14 de fevereiro de 2006, novas versões elevaram a frequência para 2.2 GHz e depois para 2.3 GHz em 25 de julho de 2006.

O POWER5+ foi fornecido nos mesmos recipientes dos antigos microprocessadores POWER5, mas estava disponível também em um módulo de chip quádruplo (QCM) contendo duas pastilhas POWER5+ e duas pastilhas de cache L3, um para cada pastilha POWER5+. Esses chips QCM funcionavam a frequências variando entre 1.5 e 1.8 GHz.

Usuários[editar | editar código-fonte]

A IBM usa os microprocessadores DCM e MCM do POWER5 em sua família de servidores System p e System i, em seus servidores de armazenamento DS8000, e como microprocessadores integrados em suas impressoras de alto desempenho Infoprint. DCMs do POWER5 são usados pela IBM em sua estação de trabalho IntelliStation POWER 285. Usuários de terceiros do POWER5 incluem Groupe Bull, que o utiliza em seus servidores Escala; e Hitachi, que o utiliza em seus computadores SR11000 com até 128 microprocessadores POWER5+, dos quais várias instalações apareceram na lista de 2007 TOP500 dos melhores supercomputadores. A IBM usa o POWER5+ em seus servidores System p5 510Q, 520Q, 550Q e 560Q.

Ver também[editar | editar código-fonte]

Referências

  1. Glaskowsky, "IBM Ergue a Curtina para o Power5".
  2. Krewell, "Power5 Atinge o Máximo em Tamanho da Banda".
  • "IBM Oferece Prévia do Power5". (8 de setembro de 2003). Microprocessor Report.
  • Clabes, Joachim; et al. (2004). "Design e Implementação do Microprocessador POWER5". Ata da 2004 Conferência Internacional de Circuitos em Estado Sólido da IEEE.
  • Kalla, Ron; Sinharoy, Balaram; Tendler, Joel M. (2004). "Chip IBM Power5: Um Processador Dual-Core de Threading Múltiplo". IEEE Micro.
  • Sinharoy, Balaram; et al. (2005). "Microarquitetura do Sistema POWER5". Folha de Pesquisa e Desenvolvimento da IBM.
  • Vance, Ashlee (4 de outubro de 2005). "IBM lança linha Unix completa cheia de Power5+". The Register.