Pipeline (hardware)

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A segmentação de instruções (em inglês, pipeline) é uma técnica hardware que permite que a CPU realize a busca de uma ou mais instruções além da próxima a ser executada. Estas instruções são colocadas em uma fila de memória dentro do processador (CPU) onde aguardam o momento de serem executadas: assim que uma instrução termina o primeiro estágio e parte para o segundo, a próxima instrução já ocupa o primeiro estágio.

Em resumo, é o processo pelo qual uma instrução de processamento é subdividido em etapas, uma vez que cada uma destas etapas é executada por uma porção especializada da CPU, podendo colocar mais de uma instrução em execução simultânea. Isto traz um uso mais racional da capacidade computacional com ganho substancial de velocidade. Entre os problemas enfrentados estão a dependência de instruções anteriores e desvios que dificultam o processo, bem como a diferença de complexidade de instruções que fazem com que as mesmas possam levar um tempo variável para execução.

A técnica de segmentação de instruções é utilizada para acelerar a velocidade de operação da CPU, uma vez que a próxima instrução a ser executada está normalmente armazenada nos registradores da CPU e não precisa ser buscada da memória principal que é muito mais lenta.

Conceito[editar | editar código-fonte]

A técnica de segmentação de instruções é semelhante a uma linha de produção de fábrica. Cada instrução de um microprocessador passa por diversas fases até sua execução. Estas fases podem ser:

  • Decodificação
  • Acesso à memória ou aos registradores
  • Processamento aritmético

Se conseguirmos separar todas estas fases de forma independente, e separar cada fase por ciclo de relógio, teríamos (neste exemplo) 3 ciclos por instrução. Se usarmos uma técnica de segmentação de instruções, poderíamos colocar 3 instruções ao mesmo tempo no microprocessador (cada uma numa fase distinta) e termos 3 instruções em 3 ciclos (1 instrução por ciclo idealmente). Outros problemas advêm desta técnica, como desvios (como saber as próximas instruções), e dependência de instruções (a próxima depende da anterior). Na prática, todos os microprocessadores modernos se utilizam de várias (dezenas) fases no processamento, para usufruir de ciclos de relógio maiores (quanto menor a fase, mais rápido pode ser o ciclo).[1]

Uso real[editar | editar código-fonte]

Algumas CPUs incluem conceitos muito mais avançados de segmentação de instruções:

  • Pré-decodificação: a CPU pode iniciar a decodificação de diversas instruções (paralelamente) e antes do momento das mesmas serem executadas.
  • Execução fora-de-sequência: algumas CPUs podem além de pré-decodificar, executar previamente um determinado número de instruções. Numa etapa posterior, a ordem de execução é verificada e os resultados das operações são consolidados na sua ordem correta.[2]
  • Previsão de desvio: caso exista uma instrução de desvio dentro da segmentação de instruções e a sua execução for consolidada, todas as instruções posteriores a mesma e que se encontram na fila devem ser abortadas.

Meltdown[editar | editar código-fonte]

Em janeiro de 2018, foi publicada uma falha relacionada com a leitura de memória protegida do núcleo (kernel), por meio da exploração da arquitetura de processadores Intel, em segmentação de instruções. A falha permite que algoritmos maliciosos tenham acesso à trechos de memória tais como senhas e outras informações protegidas por meio da tentativa do acesso explicito a ela, devido ao empilhamento e execução das instruções antes de descartá-las. Esse acesso será negado posteriormente pela unidade lógica e aritmética, contudo sua execução ficará armazenada em cache, tornando-a acessível.

Os updates em softwares para correção desse bug de hardware praticamente desativam a técnica de pipeline nos processadores, comprometendo em até 30% de seu desempenho.

Referências

  1. John Paul Shen, Mikko H. Lipasti (2004). Modern Processor Design. [S.l.]: McGraw-Hill Professional 
  2. [1]