RISC-V

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Logo do cojunto de instruções RISC-V

RISC-V é um conjunto de instruções(ISA) baseado e estabelecido nos princípios RISC (acrônimo de Reduced instruction set computing,em português, “Computação de conjunto de instruções reduzida”).

Placa de desenvolvimento que integra RISC-V

RISC-V é livre para ser usado para qualquer finalidade, permitindo a qualquer pessoa ou empresa projetar e vender chips e software RISC-V. Embora não seja o primeiro conjunto de instruções livre, ele é importante porque foi projetado com foco para dispositivos computadorizados modernos, como computação em nuvem, aparelhos móveis, sistemas embarcados e internet das coisas. O conjunto também possui uma gama considerável de software de suporte, o que evita um problema usual de novos conjuntos de instruções.

O projeto começou em 2010 na Universidade da Califórnia, em Berkeley, mas muitos colaboradores são voluntários ou fazem parte de outra empresas e trabalham no projeto de fora da universidade.[1]

O RISC-V foi projetado para implementações de alto desempenho e baixo consumo de energia. Sendo um conjunto limpo e modular, trabalhando com bases de 32, 64 e 128 bits,  com várias opções de extensão em ponto flutuante.

Importância[editar | editar código-fonte]

O objetivo dos autores do RISC-V era de fornecer diversos designs de CPU diferentes sob a licença BSD. Tal licença permite que designs baseados em RISC-V possam ser implementados tanto de maneira aberta como proprietária, ao contrário de outros designs como ARM ou MIPS, que cobram taxas pelo uso de suas patentes além de requerirem acordos de não-divulgação para liberação de suas respectivas documentações.

O seu caráter aberto também facilita um possível uso educacional, a escrita de compiladores e sistemas operacionais otimizados além da auditoria de segurança da arquitetura.

Desenvolver uma nova arquitetura de CPU requer um esforço conjunto de experts de diversas áreas, o que torna a criação de uma arquitetura aberta viável extremamente complicada. O sucesso do RISC-V foi possível graças ao trabalho de diversos especialistas e voluntários, o que de acordo com seus contribuidores o torna um projeto provindo do esforço comunitário.

História[editar | editar código-fonte]

Antecessores[editar | editar código-fonte]

A ideia de arquiteturas com conjunto de instruções reduzida(RISC) é oriunda dos anos 1980.[2] Em 1990, foi criada a ISA DLX para uso primariamente educacional, sem atingir sucesso comercial. Versões antigas da ISA ARM(versão 2 e anteriores) tem seus conjuntos de instruções como parte do domínio público, sendo utilizadas como base para três implementações abertas que nunca chegaram a ser fabricadas.[3][4]OpenRISC foi criado com base na DLX, recebendo implementações com núcleos de 32 e 64 bits, mas sem sucesso em larga escala.

Fundação[editar | editar código-fonte]

O projeto RISC-V iniciou-se quando Krste Asanović notou que haviam usos e viabilidade para um sistema computacional aberto, decidindo então desenvolver e publicar um em um curto projeto de verão. O objetivo era criar um projeto com aplicações acadêmicas e industriais.[5]O projeto também contou com o auxílio de David Patterson, um dos idealizadores da ideia original da arquitetura RISC[2], e com financiamento inicial da DARPA.

Apoiadores[editar | editar código-fonte]

RISC-V conta com a participação de empresas do ramo como: AMD, Andes Technology, BAE Systems, Berkeley Architecture Research, Bluespec, Inc., Cortus, Google, GreenWaves Technologies, Hewlett Packard Enterprise, Huawei, IBM, Imperas Software, ICT, IIT Madras, Lattice Semiconductor, Mellanox Technologies, Microsemi, Micron, Nvidia, NXP, Oracle, Qualcomm, Rambus Cryptography Research, Western Digital, e SiFive.

Implementações[editar | editar código-fonte]

Várias implementações(tanto abertas como fechadas) estão sendo ou já foram desenvolvidas sobre RISC-V, dentre elas:

Disponíveis Comercialmente[editar | editar código-fonte]

  • N25 e NX25 da Andes Technology Corporation, uma das primeiras empresas a apoiar a fundação RISC-V.[6]
  • Um SoC 64-bits de quatro núcleos e um SoC compátivel com a plataforma arduino criados pela SiFive.
  • Uma famĺia de processadores baseados nos subsets RV32GC e RV64GC produzidos pela Imperas para sistemas embarcados.
  • GAP8, um processador 32-bits de 1+8 núcleos, além de um SoC e placa de desenvolvimento baseados em tal, criados pela GreenWaves Technologies.[7]

Em Desenvolvimento[editar | editar código-fonte]

  • Seis CPUs com diferentes aplicações como IoT e servidores sendo desenvolvidos pel o Instituto Indiano de Tecnologia Madras.[8]
  • Uma nova versão do processador Falcon presente em placas de vídeo da linha GeForce da Nvidia.[9]
  • Uma CPU para sistemas embarcados desenvolvida pela ASTC.[10]
  • Um dos fundadores da Adapteva planeja usar RISC-V como base para um sucessor de sua linha de aceleradores de hardware.[11]
  • A organização sem fins lucrativos LowRISC planeja desenvolver um SoC aberto baseado na ISA do RISC-V 64 bits. [12]
  • O laboratória de computação da Universidade de Cambridge em parceria com o projeto FreeBSD, realizou uma conversão do mesmo para RISC-V para ser usado em pesquisas de hardware e software.
  • A Universidade de Bolonha em parceria com o Instituto Federal de Tecnologia de Zurique desenvolveu o processador aberto PULPino baseado em RISC-V.[13]
  • A Western Digital anunciou planos para utilizar processadores RISC-V em vários de seus futuros produtos.[14]
  • A Esperanto Technologies anunciou que está desenvolvendo diversos chips baseados em RISC-V, como o ET-Maxiom para aplicaçẽs de alta performance, o ET-Minion com alta eficiência energética e o ET-Graphics para processamento gráfico.[15]

Design[editar | editar código-fonte]

Conjunto Base e extensões[editar | editar código-fonte]

RISC-V foi criado com modularidade em mente, e categoriza partes de seu conjunto como extensões, separando-as por número de bits, base númerica, aplicação e extras. Quando uma extensão é marcada como "congelada", isto significa que esta provavelmente não receberá alterações, exceto em sua documentação.

O conjunto básico do RISC-V é o Conjunto de Instruções com Inteiros "RV32/64/128I" ou "RV32E"(com apenas 16 registradores, para uso em sistemas embarcados).

Base Descrição Versão Congelada?
RV32I Conjunto de Instruções com Inteiros 2.0 Sim
RV32E Conjunto de Instruções com Inteiros (sistemas embarcados) 1.9 Não
RV64I Conjunto de Instruções com Inteiros 2.0 Sim
RV128I Conjunto de Instruções com Inteiros 1.7 Não

Extensões extras podem então ser adicionadas a base: Multiplicação e Divisão de Inteiros ("M"), Instruçoes Atômicas ("A") para realizar leitura e escrita simultânea, Ponto Flutuante IEEE de precisão simples ("F"), dupla ("D") ou quadrupla ("Q"), aleḿ da extensão "compacta" ("C") que visa reduzir o tamanho dos binários para a plataforma.

Existem planos para extensões que suportem Virtualização[16], Hipervisores, Manipulação de Bits ("B"), Ponto Flutuante Decimal ("L"), SIMD (do português Instrução Única, Dados Diversos) ("P"), Processamento Vetorial ("V") e Memória Transacional ("T"), dentre outras.[17]

Extenção Descrição Versão Congelada?
M Extenção para Multiplicação e Divisão de Inteiros 2.0 Sim
A Extenção para Instruçoes Atômicas 2.0 Sim
F Extenção para Ponto Flutuante de Precisão Simples 2.0 Sim
D Extenção para Ponto Flutuante de Precisão Dupla 2.0 Sim
Q Extenção para Ponto Flutuante de Precisão Quadrupla 2.0 Sim
L Extenção para Ponto Flutuante Decimal 0.0 Não
C Extenção para Instruções Compactas 2.0 Sim
B Extenção para Manipulação de Bits 0.0 Não
J Extenção para Linguagens Dinamicamente Traduzidas 0.0 Não
T Extenção para Memória Transacional 0.0 Não
P Extenção para Instruções SIMD 0.1 Não
V Extenção para Operações Vetoriais 0.2 Não
N Extenção para Interrupções a nível de Usuário 1.1 Não

Registradores[editar | editar código-fonte]

RISC-V conta com um registrador com valor constante 0, 31 registradores para inteiros e 32 registradores opcionais para ponto flutuante (incluidas na extenção "F"). Já o RISC-V para sistemas embarcados (base "E") conta com apenas 16 registradores.[17]

Memória[editar | editar código-fonte]

Assim como a maioria de desgins baseados em RISC, RISC-V é uma arquitetura de Load/Store, onde só acessa a memória para leitura ou escrita.

A memória é organizada em bytes de 8 bits, em ordem little-endian[17]. Leituras e escritas operam com palavras de 8 bits ao tamanho máximo suportado pelo computador.

Aritmética[editar | editar código-fonte]

O conjunto base "I" do RISC-V contém as instruções matemáticas básicas de adição, subtração, deslocamento de bits, lógica bit-a-bit além de comparação.

O conjunto de extenção "M" inclui multiplicação e divisão de números com ou sem sinal, incluindo suporte a tais operações com precisão dupla.

O conjunto de extenção "F" inclui operações com números de ponto flutuante além de incluir 32 registradores adicionais aos registradores da base (31+1). As extensões "D" e "Q" lidam com operações de ponto flutuante de base 64 e 128 bits respectivamente e requerem a presença do conjunto "F". Se o computador não contém as extensões de ponto flutuante, podem mesmo assim realizar tais operações utilizando uma biblioteca que as implementa em software.[17]

Referências[editar | editar código-fonte]

  1. «Contributors - RISC-V Foundation». RISC-V Foundation (em inglês) 
  2. a b Patterson, David A.; Ditzel, David R. (1 de outubro de 1980). «The case for the reduced instruction set computer». ACM SIGARCH Computer Architecture News. 8 (6): 25–33. ISSN 0163-5964. doi:10.1145/641914.641917 
  3. «Amber ARM-compatible core :: Overview :: OpenCores». opencores.org (em inglês). Consultado em 15 de junho de 2018. 
  4. «ARM4U :: Overview :: OpenCores». opencores.org (em inglês). Consultado em 15 de junho de 2018. 
  5. «Instruction Sets Should be Free» (PDF). Regents of the University of California 
  6. «Andes Technology - RISC-V Foundation». riscv.org (em inglês). Consultado em 15 de junho de 2018. 
  7. «GreenWaves GAP8 is a Low Power RISC-V IoT Processor Optimized for Artificial Intelligence Applications». CNXSoft - Embedded Systems News (em inglês). 27 de fevereiro de 2018 
  8. «IIT Madras Open Source Processor Project - RapidIO.org». RapidIO.org (em inglês). 26 de agosto de 2014 
  9. RISC-V (25 de julho de 2016), Tuesday @ 1100 NVIDIA RISC V Evaluation Story Joe Xie, NVIDIA, consultado em 17 de junho de 2018. 
  10. «Grupos do Google». groups.google.com. Consultado em 17 de junho de 2018. 
  11. «Why I will be using RISC-V in my next chip». AI (em inglês). 7 de janeiro de 2016 
  12. «lowRISC · lowRISC». www.lowrisc.org (em inglês). Consultado em 17 de junho de 2018. 
  13. «pulp-platform/pulpino». GitHub (em inglês). Consultado em 17 de junho de 2018. 
  14. «Western Digital To Accelerate The Future Of Next-Generation Computing Architectures For Big Data And Fast Data Environments | Western Digital (WD)». www.wdc.com (em inglês). Consultado em 17 de junho de 2018. 
  15. «Esperanto exits stealth mode, aims at AI with a 4,096-core 7nm RISC-V monster». WikiChip Fuse (em inglês). 1 de janeiro de 2018 
  16. «Draft Privileged ISA Specification v1.10 - RISC-V Foundation». RISC-V Foundation (em inglês) 
  17. a b c d «Specifications - RISC-V Foundation». RISC-V Foundation (em inglês) 

Links Externos[editar | editar código-fonte]