DDR4 SDRAM

Origem: Wikipédia, a enciclopédia livre.
(Redirecionado de DDR4)
Módulo de memória DDR4.

Double Data Rate 4 Synchronous Dynamic Random-Access Memory (DDR4 SDRAM) é um tipo de memória de acesso aleatório dinâmica síncrona (SDRAM) com uma interface de alta largura de banda ("double data rate").

Lançado para o mercado em 2014,[1][2][3] é uma variante da memória de acesso aleatório dinâmica (DRAM), da qual algumas estão em uso desde o início dos anos 70,[4] e um sistema de alta velocidade sucessor das tecnologias DDR2 e DDR3.

O DDR4 não é compatível com qualquer tipo anterior de memória de acesso aleatório (RAM) devido às diferentes tensões de sinalização e interface física, além de outros fatores.

SDRAM DDR4 foi lançado para o mercado público no segundo trimestre de 2014, com foco na memória ECC,[5] enquanto os módulos DDR4 não-ECC foram disponibilizados no terceiro trimestre de 2014, acompanhando o lançamento dos processadores Haswell-E que exigem memória DDR4.[6]

Recursos[editar | editar código-fonte]

As principais vantagens do DDR4 em relação ao seu predecessor, o DDR3, incluem maior densidade de módulo e requisitos de voltagem mais baixos, juntamente com velocidades de tranferência de taxa de dados mais altas. O padrão DDR4 permitem DIMMs de até 64 GB de capacidae em comparação com o máximo de DDR3 de 16 GB por DIMM.[7][não consta na fonte citada]

Ao contrário das gerações anteriores de memória DDR, prefetch não foi amuentado acima de 8n usado em DDR3;[8] o tamanho do burst básico é de oito palavras de 64 bits, e larguras de banda maiores são obtidas enviando mais comandos de leitura/gravação por segundo. Para permitir isso, o padrão divide os bancos DRAM em dois ou quatro grupos de bancos selecionavéis,[9] onde as tranferências para diferentes grupos de bancos podem ser feitas mais rapidamente.

Como o consumo de energia aumenta com a velocidade, a tensão reduzida permite operação em velocidade mais alta sem requisitos excessivos de energia e resfriamento.

DDR4 opera a uma tensão de 1,2V com uma frequência entre 800 e 1600 MHz (DDR4-1600 a DDR4-3200), em comparação com frequências entre 400 e 1067 MHz (DDR3-800 a DDR3-2133)[10][a] e requisitos de tensão de 1,5 V de DDR3. Devido à natureza do DDR, as velocidades são normalmente anunciadas como o dobro desses números (DDR3-1600 e DDR4-2400 são comuns, com DDR4-3200, DDR4-4800 e DDR4-5000 disponíveis a alto custo). Ao contrário de padrão DDR3 de 1,35 V de baixa tensão DDR3L, não há DDR4L versão de baixa tensão de DDR4.[12][13]

Linha do tempo[editar | editar código-fonte]

Comparação física de DDR, DDR2, DDR3, e DDR4 SDRAM
Frente e verso dos módulos de DDR4 de 8 GB[b]
  • 2005: O corpo de padrões JEDEC começou a trabalhar em um sucessor do DDR3 por volta de 2005,[14] cerca de 2 anos antes do lançamento do DDR3 em 2007.[15][16] A arquitetura de alto nível do DDR4 foi planejada para ser concluída em 2008.[17]
  • 2007:Algumas informações antecipadas foram publicadas em 2007,[18] e um palestrante convidado da Qimonda forneceu mais detalhes públicos em uma nova apresentação no Intel Developer Forum (IDF) de agosto de 2008 em São Francisco.[18][19][20][21] DDR4 foi descrito como envolvendo um processo de 30nm a 1,2 volts, com frequências de barramento de 2.133 MT/s de velocidade "regular" e 3.200 MT/s de velocidade de "entusiasta" e alcançando o mercado em 2012, antes da transição para 1 volt em 2013.[19][21]
  • 2009: Em fevereiro, a Samsung validou chips DRAM de 40 nm, considerado um "passo significativo" para o desenvolvimento de DDR4[22] pois em 2009 os chips DRAM estavam apenas começando a migrar para um processo de 50 nm.[23]
  • 2010: Posteriormente, mais detalhes foram revelados no MemCon 2010, Tóquio (um evento da indústria de memória de computador), no qual uma apresentação de um diretor JEDEC intitulada "Time to rehink DDR4"[24] com um slide intitulado "New roadmap: More realistic roadmap is 2015" levou alguns sites a relatar que a introdução do DDR4 foi provavelmente[25] ou definitivamente[26][27] atrasada até 2015. No entanto, as amostras de teste DDR4 foram anunciadas de acordo com a programação original no início de 2011, momento em que os fabricantes começou a informar que a produção comercial em grande escala e o lançamento no mercado estava programados para 2012.[28]
  • 2011: Em janeiro, a Samsung anunciou a conclusão e o lançamento para teste de um módulo DRAM DDR4 de 2 GB baseado em um processo entre 30 e 39 nm.[29] Ele tem uma taxa máxima de tranferência de dados de 2.133 MT/s a 1,2 V, usa a tecnologia de pseudo-dreno aberto (adaptado da memória gráfica DDR[30]) e consome 40% menos energia do que um módulo DDR3 equivalente.[29][31][32]
    Em abril, a Hynix anunciou a produção de módulos DDR4 de 2 GB a 2400 MT/s, também rodando a 1,2 V em um processo de 30 e 39 nm (processo exato não especificado),[28] acrescentando que previa o início da produção de alto volume no segundo semestre de 2012.[28] Os processos de semicondutores para DDR4 deve fazer a transição para sub-30 nm em algm ponto entre o final de 2012 e 2014.[33][34]
  • 2012: Em maio, a Micron anunciou[35] que pretende iniciar a produção no final de 2012 de módulos de 30nm.
    Em julho, a Samsung anunciou que começaria a amostrar os primeiros módulos de memória dual inline (RDIMMs) de 16GB registrados da indústria usando DDR4 SDRAM para sistemas de servidor corporativo.[36][37]
    Em setembro, o JEDEC lançou a especificação final do DDR4.[38]
  • 2013: Esperava-se que a DDR4 representasse 5% do mercado de DRAM em 2013,[28] e atingisse a adoção em massa no mercado e 50% de penetração no mercado por voltade 2015;[28] a partir de 2013, no entanto, a adoção do DDR4 foi adiada e naõ se esperava mais que atingisse a maioria do mercado até 2016 ou mais tarde.[39] A transição de DDR3 para DDR4 está, portanto, demorando mais do que os cerca de cinco anos levados para DDR3 alcançar a transição do mercado de massa sobre DDR2.[33] Em parte, isso ocorre porque as mudanças necessárias para outros componentes afetariam todas as outras partes dos sistemas de computador, que precisariam ser atualizadas para funcionar com o DDR4.[40]
  • 2014: Em abril, a Hynix anunciou que havia desenvolvido o primeiro módulo de 128GB de maior densidade do mundo baseado em 8 Gbit DDR4 usando tecnologia de 20 nm. O móduglo funciona a 2.133 MHz, com E/S de 64 bits, e processa até 17 GB de dados por segundo.
  • 2016: Em abril, a Samsung anunciou que tinha começado a produzir DRAM em massa em um processo de "classe de 10nm", o que significava o regime de nó 1x nm de 16nm a 19nm, que suporta uma transferência de dados 30% mais rápida taxa de 3.200Mbit/s.[41] Anteriormente, um tamanho de 20nm foi usado.[42][43]

Percepção e adoção de mercado[editar | editar código-fonte]

Em abril de 2013, um redator de notícias do International Data Group (IDG) - uma empresa americana de pesquisa de tecnologia originalmente parte da IDC - produziu uma análise de suas percepções relacionadas ao DDR4 SDRAM.[44] As conclusões foram que a crescente popularidade da computação móvel e outros dispositivos usando memória mais lenta, mas de baixo consumo, a desaceleração do crescimento no setor de computação de desktop tradicional e a consolidação do mercado de fabricação de memória, significava que as margens de RAM eram apertado.

Como resultado, o preço premium desejado para a nova tecnologia foi mais difícil de alcançar e a capacidade mudou para outros setores. Os fabricantes de SDRAM e os criadores de chipset estavam, até certo ponto, "presos entre uma pedra e um lugar difícil", onde "ninguém quer pagar mais por produtos DDR4 e os fabricantes não querer fazer a memória se não quiserem um prêmio", de acordo com Mike Howard da iSuppli.[44] Uma mudança no sistema do mercado em relação à computação de desktop e lançamento de processadores com suporte DDR4 pela Intel e AMD poderia, portanto, potencialmente levar a um crescimento "agressivo".[44]

O roadmap do Haswell de 2014 da Intel revelou o primeiro uso da empresa de DDR4 SDRAM em processadores Haswell-EP.[45]

Os processadores Ryzen da AMD, revelados em 2016 e enviados em 2017, usam DDR4 SDRAM.[46]

Operação[editar | editar código-fonte]

Os chips DDR4 usam uma fonte de 1,2Vy[47]:16[48][49] com uma fonte auxiliar de 2,5V para reforço de wordline chamado VPP,[47]:16 em comparação com o padrão de 1,5V dos chips DDR3, com tensão mais baixa variantes em 1,35V aparecendo em 2013. Espera-se que DDR4 seja introduzido a taxas de transferência de 2133MT/s,[47]:18 estima-se que aumente para um potencial de 4266MT/s[40] em 2013. A taxa de transferência mínima de 2133MT/s foi dito ser devido ao progresso feito nas velocidades DDR3 que, provavelmente atingindo 2.133MT/s, deixou poucos benefícios comerciais para especificar DDR4 abaixo desta velocidade.[33][40] A Techgage interpretou a amostra de engenharia da Samsung de janeiro de 2011 como tendo latência CAS de 13 ciclos de clock, descrito como sendo comparável à mudança de DDR2 para DDR3.[30]

Os bancos internos aumentaram para 16 (4 bits de seleção de banco), com até 8 classificações por DIMM.[47]:16

As alterações de protocolo incluem:[47]:20

  • Pariedade do barramento de comando/endereço
  • Inversão de barramento de dados (como GDDR4)
  • CRC no barramento de dados
  • Programação independente de DRAMs individuais em um DIMM, para permitir um melhor controle de terminação na matriz.

O aumento da densidade da memória é antecipado, possivelmente usando TSV("through-silicon via") ou outros processos de empilhamento 3D.[33][40][50][51] A especificação DDR4 incluirá empilhamento 3D padronizado "desde o início" de acordo com JEDEC,[51] com provisão para até 8 matrizes empilhadas.[47]:12 X-bit Labs previu que "como resultado, os chips de memória DDR4 com densidade muito alta se tornarão relativamente baratos".[40]

Os bancos de memória comutada também são uma opção antecipada para servidores.[33][50]

Em 2008, preocupações foram levantadas no livro Wafer Leve 3-D ICs Process Technology de que elementos analógicos não escalonáveis, como bombas de carga e reguladores de tensão, e circuitos adicionais "permitiram aumentos significativos na largura de banda, mas consomem muito mais área de matriz". Os exemplos incluem detecção de erro CRC, terminação na matriz, hardware de burst, pipelines programáveis, baixa impedância e necessidade crescente de amplificadores de detecção(atribuído a um declínio em bits por bitline devido à baixa tensão). Os autores notaram que, como resultado, a quantidade de matriz usada para o próprio array da memória diminuiu ao longo do tempo de 70-78% para SDRAM e DDR1, para 47% para DDR2, para 338% para DDR3 e potencialmente menos de 30% para DDR4.[52]

A especificação definiu padrões para dispositivos de memória x4, x8 e x16 com capacidades de 2, 4, 8 e 16GB.[53]

Codificação de comando[editar | editar código-fonte]

Codificação de comando DDR4[54]
Comando CS
 		 BG1–0,
BA1–0		 ACT
 		 A17
 		 A16
RAS		 A15
CAS		 A14
WE		 A13
 		 A12
BC		 A11
 		 A10
AP		 A9–0
 
Desmarcar (sem operação) H X
Ativo (ativar): abre uma linha L Banco L Endereço da linha
Nenhuma operação L V H V H H H V
Calibração ZQ L V H V H H L V Grande V
Ler (BC, corte estourado) L Banco H V H L H V BC V AP Coluna
Gravar (AP, pré-carga automática) L Banco H V H L L V BC V AP Coluna
Não atribuído, reservado L V v V L H H V
Pré-carregue todos os bancos L V H V L H L V H V
Pré-carregue um banco L Banco H V L H L V L V
Atualizar L V H V L L H V
Conjunto de registro de modo (MR0 – MR6) L Registro H L L L L L Dados
  • Nível de sinal
    • H, alto
    • L, baixo
    • V, seja baixo ou alto, um sinal válido
    • X, irrelevante
  • Nível lógico
    •      Ativo
    •      Inativo
    •      Não interpretado

Embora ainda opere fundamentalmente da mesma maneira, o DDR4 faz uma grande mudança nos formatos de comando usados pelas gerações anteriores de SDRAM. Um novo sinal de comando, ACT, é baixo para indicar o comando de ativação (abrir linha).

O comando de ativação requer mais bits de endereço do que qualquer outro (bits de endereço de 18 linhas em uma parte de 16Gbit), de modo que os sinais baixos ativos RAS, CAS e WE padrão são compartilhados com bits de endereço de alta ordem que não são usados quando ACT é alto. A combinação de RAS = L e CAS = WE = H que codificou previamente um comendo de ativação não é usada.

Como nas codificações SDRAM anteriores, A10 é usado para selecionar variantes de comando: pré-carga automática em comandos de leitura e gravação e um banco contra todos os bancos para o comando de pré-carga. Ele também seleciona duas variantes do comando de calibração ZQ.

Como em DDR3, A12 é usado para solicitar burst chop: truncamento de um burst de 8 transferências após quatro tranferências. Embora o banco ainda esteja ocupado e indisponível para outros comandos até que tenham decorrido oito tempos de transferência, um banco diferente pode ser acessado.

Além disso, o número de endereços de bancos aumento muito. Existem quatro bits de seleção de banco para selecionar até 16 bancos em cada DRAM: dois bits de endereço de banco (BA0, BA1) e dois bits de grupo de banco (BG0, BG1). Existem restrições de tempo adicionais ao acessar bancos dentro do mesmo grupo de bancos; é mais rápido acessar um bnco em um grupo de bancos diferente.

Além disso, existem três sinais de seleção de chip (C0, C1, C2), permitindo que até oito chips empilhados sejam colocados dentro de um único pacote DRAM. Estes atuam efetivamente como mais três bits de seleção de banco, elevando o total para sete (128 bancos possíveis).

As taxas de tranferência padrão são 1600, 1866, 2133, 2400, 2666, 2933 e 3200MT/s[54][55] (12⁄15, 14⁄15, 16⁄15, 18⁄15, 20⁄15, 22⁄15, e 24⁄15 frequências de clock de GHz, taxa de dados dupla), com velocidades de até DDR4-4800(clock de 2400MHz) disponíveis comercialmente.[56]

Consideração de design[editar | editar código-fonte]

A equipe DDR4 da Micron Technology identificou alguns pontos-chave para o projeto de IC e PCB:[57]

Projeto de IC:[57]

  • Calibração VrefDQ (DDR4 "requer que a calibração VrefDQ seja realizada pelo controlador");
  • Novos esquemas de endereçamento ("agrupamento de bancos", ACT para substituir os comandos RAS, CAS e WE, PAR e Alert para verificação de erros e DBI para inversão de barramento de dados);
  • Novos recursos de economia de energia (auto-atualização de baixo consumo de energia, atualização controlada por temperatura, atualização de granularidade fina, inversão de barramento de dados e latência CMD/ADDR)

Projeto de placa de circuito:[57]

  • Novas fontes de alimentação (VDD/VDDQ a 1,2V e aumento de wordline, conhecido como VPP, a 2,5V);
  • O VrefDQ deve ser fornecido internamente à DRAM enquanto o VrefCA é fornecido extremamente à placa;
  • Os pinos DQ terminam em alta usando E/S de dreno pseudo-aberto (isso difere dos pinos CA em DDR3, que são centralizados no VTT).[57]

As técnicas de mitigação de Rowhammer incluem capacitores de armazenamento maiores, modificando as linhas de endereço para usar a randomização do layout do espaço de endereço e linhas de E/S de voltavem dupla que isolam ainda mais as condições de limite potenciais que podem resultar em instabilidade em altas velocidades de gravação/leitura.

Embalagem do módulo[editar | editar código-fonte]

Um módulo 16GB DDR4 SO-DIMM da Micron

A memória DDR4 é fornecida em módulos de memória dupla em linha (DIMMs) de 288 pinos, semelhante em tamanho aos DIMMs DDR3 de 240 pinos. Os pinos são espaçados mais próximos (0,85 mm em vez de 1,0) para caber o número aumentado dentro do mesmo comprimento DIMM padrão de 5¼ polegadas (133,35mm), mas a altura é ligeiramente aumentada (31,25mm/1,23pol em vez de 30,35mm/1,2pol.) para tornar o roteamento de sinal mais fácil e a espessura também é aumentada (de 1,0 para 1,2mm) para acomodar mais camadas de sinal.[58] Os módulos DDR4 DIMM têm um conector de orda ligeiramente curvado, de modo que nem todos os pinos são engatados ao mesmo tempo durante a inserção do módulo, diminuindo a força de inserção.[59]

DDR4 SO-DIMMs têm 260 pinos em vez dos 204 pinos de DDR3 SO-DIMMs, espaçados em 0,5 em vez de 0,6 mm e são 2,0mm mais largos (69,6 contra 67,6mm), mas permanecem os mesmos 30mm de altura.[60]

Para sua microarquitetura Skylake, a Intel projetou um pacote SO-DIMM chamado UniDIMM, que pode ser preenchido com chips DDR3 ou DDR4. Ao mesmo tempo, o controlador de memória integrado (IMC) das CPUs Skylake é anunciado como sendo capaz de funcionar com qualquer tipo de memória. O objetivo dos UniDIMMs é ajudar na transição do mercado de DDR3 para DDR4, onde o preço e a disponibilidade podem tornar indesejável a troca do tipo de RAM. UniDIMMs têm as mesmas dimensões e número de pinos que DDR4 SO-DIMMs regulares, mas o entalhe do conector de borda é colocado de forma diferente para evitar o uso acidental em soquetes DDR4 SO-DIMM incompatíveis.[61]

Módulos[editar | editar código-fonte]

Módulo DDR4 padrão JEDEC[editar | editar código-fonte]

Nome
padrão 		Clock
de memória
(MHz) 		I/O bus
clock
(MHz) 		Taxas
de dados
(MT/s)[62] 		Nome
do módulo 		Taxa de
transferência de pico
(MB/s)[63] 		Tempos
CL-tRCD-tRP 		Latência
CAS
(ns)
DDR4-1600J*
DDR4-1600K
DDR4-1600L		 200 800 1600 PC4-12800 12800 10-10-10
11-11-11
12-12-12		 12.5
13.75
15
DDR4-1866L*
DDR4-1866M
DDR4-1866N		 233.33 933.33 1866.67 PC4-14900 14933.33 12-12-12
13-13-13
14-14-14		 12.857
13.929
15
DDR4-2133N*
DDR4-2133P
DDR4-2133R		 266.67 1066.67 2133.33 PC4-17000 17066.67 14-14-14
15-15-15
16-16-16		 13.125
14.063
15
DDR4-2400P*
DDR4-2400R
DDR4-2400T
DDR4-2400U		 300 1200 2400 PC4-19200 19200 15-15-15
16-16-16
17-17-17
18-18-18		 12.5
13.32
14.16
15
DDR4-2666T
DDR4-2666U
DDR4-2666V
DDR4-2666W		 333.33 1333.33 2666.67 PC4-21300 21333.33 17-17-17
18-18-18
19-19-19
20-20-20		 12.75
13.50
14.25
15
DDR4-2933V
DDR4-2933W
DDR4-2933Y
DDR4-2933AA		 366.67 1466.67 2933.33 PC4-23466 23466.67 19-19-19
20-20-20
21-21-21
22-22-22		 12.96
13.64
14.32
15
DDR4-3200W
DDR4-3200AA
DDR4-3200AC		 400 1600 3200 PC4-25600 25600 20-20-20
22-22-22
24-24-24		 12.5
13.75
15
Lantência CAS (CL)
ciclos de clock entre o envio de um endereço de coluna para a memória e o início dos dados em resposta
tRCD
Ciclos de clock entre ativação de linha e leituras/gravações
tRP
O clock alterna entre a pré-carga da linha e a ativação

DDR4-xxxx denota taxa de tranferência de dados por bit e é normalmente usado para descrever chips DDR. PC4-xxxx denota a taxa de transferência geral, em megabytes por segundo, e se aplica apenas a módulos (DIMMs montados). COmo os módulos de memória DDR4 transferem dados em um barramento de 8 bytes (64 bites de dados), a taxa de tranferência de pico do módulo é calculada tomando as transferências por segundo e multiplicando por oito.[64]

Sucessor[editar | editar código-fonte]

No Intel Developer Forum 2016, o futuro da SDRAM DDR5 foi discutido. As especificações foram finalizadas no final de 2016 - mas nenhum módulo estará disponível antes de 2020.[65] Outras tecnologias de memória - nomeadamente HBM nas versões 3 e 4[66] - com o objetivo de substituir DDR4 também foram propostas.

Em 2011, a JEDEC publicou o padrão Wide I/O 2; ele empilha múltiplas matrizes de memória, mas faz isso diretamente na parte superior da CPU e no mesmo pacote. Este layout de memória oferece maior largura de banda e melhor desempenho de energia do que DDR4 SDRAm e permite uma interface ampla com comprimentos de sinal curtos. Seu objetivo principal é substituir vários padrões DDRX SDRAM móveis usados em dispositivos móveis e incorporados de alto desempenho, como smartphones.[67][68] Hynix porpôs similar High Bandwidth Memory (HBM), que foi publicado como JEDEC JESD235. Tanto Wide I/O 2 quanto HBM usam uma interface de memória pralela muito ampla, com até 512 bits de largura para Wide I/O 2 (em comparação com 64 bits para DDR4), rodando uma frequência mais baixa do que DDR4.[69] Wide I/O 2 é direcionado a dispositivos compatctos de alto desempenho, como smartphones, onde será integrado aos pacores de processador ou sistema em um chip (SoC). HBM é voltado para memória gráfica e computação em geral, enquanto HMC é voltado para servidores de alta tecnologia e aplicativos corporativos.[69]

O Hybrid Memory Cube (HMC), da Micron Technology, de memória empilhada usa uma interface serial. Muitos outros barramentos de computador migraram para a substituição de barramentos paralelos por barramentos seriais, por exemplo, pela evolução do Serial ATA substituindo o Parallel ATA, PCI Express substituindo o PCI e portas seriais substituindo as portas paralelas. Em geral, os barramentos seriais são mais fáceis de escalar e têm menos fios/traços, tornando as placas de cricuito utilizadas mais fáceis de projetar.[70][71][72]

No longo prazo, os especialistas especulam que os tipos de RAM não voláteis como PCM (memória de mudança de fase), PRAM (memória de acesso aleatório resistiva) ou MRAM (memória de acesso aleatório magnetorresistiva) poderiam substituir SDRAM DDR4 e seus sucessores.[73]

GDDR5 SGRAM é um tipo gráfico de RAM gráfica síncrona DDR3, que foi introduzido antes do DDR4 e não é sucessor do DDR4.

Ver também[editar | editar código-fonte]

Notas

  1. ↑ Alguns módulos de memória DDR3 com overclock de fábrica operam em frequências mais altas, até 1600 MHz.[11][não consta na fonte citada]
  2. ↑ Aqui, K, M, G ou T referem-se aos prefixos binários com base nas potências de 1024

Referências

  1. ↑ Paulo Higa (30 de agosto de 2013). «Samsung inicia produção em massa de memórias DDR4». Tecnoblog. Consultado em 20 de agosto de 2021 
  2. ↑ Fabio Jordão (4 de junho de 2014). «DDR4: tudo o que você pode esperar da nova geração de memória RAM». TecMundo. Consultado em 20 de agosto de 2021 
  3. ↑ Marvin Costa (18 de novembro de 2013). «Primeiras memórias RAM DDR4 chegam em 2014; conheça as vantagens». TechTudo. Consultado em 20 de agosto de 2021 
  4. ↑ The DRAM Story (PDF), IEEE, 2008, p. 10, consultado em 6 de dezembro de 2018 [ligação inativa] 
  5. ↑ «Crucial DDR4 Server Memory Now Available». Globe newswire. 2 de junho de 2014. Consultado em 20 de agosto de 2021 
  6. ↑ Ronaldo Gogoni (30 de agosto de 2013). «Samsung já está produzindo memórias DDR4 em massa, inicialmente voltadas para servidores». Meio Bit. Consultado em 20 de agosto de 2021 
  7. ↑ Wang, David (12 de março de 2013). «Why migrate to DDR4?». Inphi Corp. – via EE Times 
  8. ↑ «How DRAM Advancements are Impacting Server Infrastructure». 11 de setembro de 2012. Consultado em 20 de agosto de 2021. Arquivado do original em 27 de novembro de 2017 
  9. ↑ «Main Memory: DDR4 & DDR5 SDRAM». JEDEC. Consultado em 20 de agosto de 2021 
  10. ↑ «DDR3 SDRAM Standard JESD79-3F, sec. Table 69 – Timing Parameters by Speed Bin». JEDEC. Julho 2012. Consultado em 20 de agosto de 2021 
  11. ↑ «Vengeance LP Memory — 8GB 1600MHz CL9 DDR3 (CML8GX3M1A1600C9)». Corsair. Consultado em 20 de agosto de 2021 
  12. ↑ «DDR4 – Advantages of Migrating from DDR3», Products, consultado em 20 de agosto de 2021 .
  13. ↑ «Corsair unleashes world's fastest DDR4 RAM and 16GB costs more than your gaming PC (probably) | TechRadar». www.techradar.com 
  14. ↑ Sobolev, Vyacheslav (31 de maio de 2005). «JEDEC: Memory standards on the way». Digitimes. Via tech. Consultado em 21 de agosto de 2021. Arquivado do original em 3 de dezembro de 2013. Initial investigations have already started on memory technology beyond DDR3. JEDEC always has about three generations of memory in various stages of the standardization process: current generation, next generation, and future. 
  15. ↑ «DDR3: Frequently asked questions» (PDF). Kingston Technology. Consultado em 21 de agosto de 2021. Arquivado do original (PDF) em 31 de julho de 2009. DDR3 memory launched in June 2007 
  16. ↑ Valich, Theo (2 de maio de 2007). «DDR3 launch set for May 9th». The Inquirer. Consultado em 21 de agosto de 2021. Cópia arquivada em 5 de fevereiro de 2010 
  17. ↑ Hammerschmidt, Christoph (29 de agosto de 2007). «Non-volatile memory is the secret star at JEDEC meeting». EE Times. Consultado em 21 de agosto de 2021 
  18. ↑ a b «DDR4 – the successor to DDR3 memory». The "H" online ed. 21 de agosto de 2008. Consultado em 21 de agosto de 2021. Cópia arquivada em 26 de maio de 2011. The JEDEC standardisation committee cited similar figures around one year ago 
  19. ↑ a b Graham-Smith, Darien (19 de agosto de 2008). «IDF: DDR3 won't catch up with DDR2 during 2009». PC Pro. Consultado em 21 de agosto de 2021. Arquivado do original em 7 de junho de 2011 
  20. ↑ Volker, Rißka (21 de agosto de 2008). «IDF: DDR4 als Hauptspeicher ab 2012» [Intel Developer Forum: DDR4 as the main memory from 2012]. Computerbase (em alemão). DE. Consultado em 21 de agosto de 2021  (English)
  21. ↑ a b Novakovic, Nebojsa (19 de agosto de 2008). «Qimonda: DDR3 moving forward». The Inquirer. Consultado em 21 de agosto de 2021. Cópia arquivada em 25 de novembro de 2010 
  22. ↑ Gruener, Wolfgang (4 de fevereiro de 2009). «Samsung hints to DDR4 with first validated 40 nm DRAM». TG daily. Consultado em 21 de agosto de 2021. Arquivado do original em 24 de maio de 2009 
  23. ↑ Jansen, Ng (20 de janeiro de 2009). «DDR3 Will be Cheaper, Faster in 2009». Dailytech. Consultado em 21 de agosto de 2021. Arquivado do original em 22 de junho de 2009 
  24. ↑ Gervasi, Bill. «Time to rethink DDR4» (PDF). July 2010. Discobolus Designs. Consultado em 4 de setembro de 2021 
  25. ↑ «DDR4-Speicher kommt wohl später als bisher geplant» [DDR4 memory is probably later than previously planned]. Heise (em alemão). DE. 17 de agosto de 2010. Consultado em 4 de setembro de 2021 
  26. ↑ Nilsson, Lars-Göran (16 de agosto de 2010). «DDR4 not expected until 2015». Semi accurate. Consultado em 4 de setembro de 2021 
  27. ↑ annihilator (18 de agosto de 2010). «DDR4 memory in Works, Will reach 4.266 GHz». WCCF tech. Consultado em 4 de setembro de 2021 
  28. ↑ a b c d e Marc (5 de abril de 2011). «Hynix produces its first DDR4 modules». Be hardware. Consultado em 14 de abril de 2012. Arquivado do original em 15 de abril de 2012 
  29. ↑ a b «Samsung Develops Industry's First DDR4 DRAM, Using 30nm Class Technology». Samsung. 11 de abril de 2011. Consultado em 5 de setembro de 2021 
  30. ↑ a b Perry, Ryan (6 de janeiro de 2011). «Samsung Develops the First 30nm DDR4 DRAM». Tech gage. Consultado em 5 de setembro de 2021 
  31. ↑ «Samsung Develops Industry's First DDR4 DRAM, Using 30 nm Class Technology» (press release). Samsung. 5 de setembro de 2021. Consultado em 13 de março de 2011 
  32. ↑ Protalinski, Emil (4 de janeiro de 2011), Samsung develops DDR4 memory, up to 40% more efficient, Techspot, consultado em 5 de setembro de 2021 
  33. ↑ a b c d e 後藤, 弘茂 [Gotou Shigehiro]. «メモリ4Gbps時代へと向かう次世代メモリDDR4» [Towards Next-Generation 4Gbps DDR4 Memory]. 2010-08-16 (em japonês). JP: PC Watch. Consultado em 25 de abril de 2011  (English translation)
  34. ↑ «Diagram: Anticipated DDR4 timeline». 2010-08-16. JP: PC Watch. Consultado em 5 de setembro de 2021 
  35. ↑ Micron teases working DDR4 RAM, Engadget, 8 de maio de 2012, consultado em 8 de maio de 2012 
  36. ↑ «Samsung Samples Industry's First DDR4 Memory Modules for Servers» (press release). Samsung. Arquivado do original em 4 de novembro de 2013 
  37. ↑ «Samsung Samples Industry's First 16-Gigabyte Server Modules Based on DDR4 Memory technology» (press release). Samsung 
  38. ↑ Emily Desjardins (25 de setembro de 2012). «JEDEC Announces Publication of DDR4 Standard». JEDEC. Consultado em 21 de setembro de 2021 
  39. ↑ Shah, Agam (12 de abril de 2013), «Adoption of DDR4 memory faces delays», IDG, TechHive, consultado em 21 de setembro de 2021 
  40. ↑ a b c d e Shilov, Anton (16 de agosto de 2010), Next-Generation DDR4 Memory to Reach 4.266 GHz, Xbit labs, consultado em 21 de setembro de 2021, arquivado do original em 19 de dezembro de 2010 
  41. ↑ 1 Mbit = one million bits
  42. ↑ «Samsung Begins Production of 10-Nanometer Class DRAM». Official DDR4 Memory Technology News Blog (em inglês). 21 de maio de 2016. Consultado em 21 de setembro de 2021. Arquivado do original em 29 de junho de 2016 
  43. ↑ «1xnm DRAM Challenges». Semiconductor Engineering. 18 de fevereiro de 2016. Consultado em 21 de setembro de 2021 
  44. ↑ a b c Shah, Agam (12 de abril de 2013). «Adoption of DDR4 memory faces delays». IDG News. Consultado em 21 de setembro de 2021 
  45. ↑ «Haswell-E – Intel's First 8 Core Desktop Processor Exposed». TechPowerUp 
  46. ↑ «AMD's Zen processors to feature up to 32 cores, 8-channel DDR4» 
  47. ↑ a b c d e f Jung, JY (11 de setembro de 2012), «How DRAM Advancements are Impacting Server Infrastructure», IntelDeveloper Forum 2012, Intel, Samsung; Active events, consultado em 22 de setembro de 2021, arquivado do original em 27 de novembro de 2012 
  48. ↑ Looking forward to DDR4, UK: PC pro, 19 de agosto de 2008, consultado em 22 de setembro de 2021, cópia arquivada em 3 de maio de 2015 
  49. ↑ IDF: DDR4 – the successor to DDR3 memory online ed. , UK: Heise, 21 de agosto de 2008, consultado em 23 de janeiro de 2012, cópia arquivada em 26 de agosto de 2021 
  50. ↑ a b Swinburne, Richard (26 de agosto de 2010). «DDR4: What we can Expect». Bit tech. Consultado em 22 de setembro de 2021  Page 1, 2, 3.
  51. ↑ a b «JEDEC Announces Broad Spectrum of 3D-IC Standards Development» (press release). JEDEC. 17 de março de 2011. Consultado em 22 de setembro de 2021 
  52. ↑ Tan, Gutmann; Tan, Reif (2008). Wafer Level 3-D ICs Process Technology. [S.l.]: Springer. p. 278 (sections 12.3.4–12.3.5). ISBN 978-0-38776534-1 
  53. ↑ JESD79-4 – JEDEC Standard DDR4 SDRAM September 2012 (PDF), X devs, cópia arquivada (PDF) em 4 de março de 2016 .
  54. ↑ a b JEDEC Standard JESD79-4: DDR4 SDRAM, JEDEC Solid State Technology Association, setembro 2012, consultado em 22 de setembro de 2021 . Username "cypherpunks" and password "cypherpunks" will allow download.
  55. ↑ JEDEC Standard JESD79-4B: DDR4 SDRAM (PDF), JEDEC Solid State Technology Association, Junho 2017, consultado em 18 de agosto de 2017 . Username "cypherpunks" and password "cypherpunks" will allow download.
  56. ↑ Lynch, Steven (19 de junho de 2017). «G.Skill Brought Its Blazing Fast DDR4-4800 To Computex». Tom's Hardware 
  57. ↑ a b c d «Want the latest scoop on DDR4 DRAM? Here are some technical answers from the Micron team of interest to IC, system, and pcb designers». Denali Memory Report, a memory market reporting site. 26 de julho de 2012. Consultado em 22 de setembro de 2021. Cópia arquivada em 2 de dezembro de 2013 
  58. ↑ MO-309E (PDF) (whitepaper), JEDEC, consultado em 23 de setembro de 2021 .
  59. ↑ «Molex DDR4 DIMM Sockets, Halogen-free». Arrow Europe. Molex. 2012. Consultado em 23 de setembro de 2021 
  60. ↑ «DDR4 SDRAM SO-DIMM (MTA18ASF1G72HZ, 8 GB) Datasheet» (PDF). Micron Technology. 10 de setembro de 2014. Consultado em 23 de setembro de 2021. Arquivado do original (PDF) em 29 de novembro de 2014 
  61. ↑ «How Intel Plans to Transition Between DDR3 and DDR4 for the Mainstream». Tech Power Up 
  62. ↑ 1 MT = one million transfers
  63. ↑ 1 MB = one million bytes
  64. ↑ Denneman, Frank (25 de fevereiro de 2015). «Memory Deep Dive: DDR4 Memory». frankdenneman.nl. Consultado em 23 de setembro de 2021 
  65. ↑ «Arbeitsspeicher: DDR5 nähert sich langsam der Marktreife». Golem.de 
  66. ↑ Rißka, Volker. «"DDR is over": HBM3/HBM4 bringt Bandbreite für High-End-Systeme». ComputerBase 
  67. ↑ Bailey, Brian. «Is Wide I/O a game changer?». EDN 
  68. ↑ «JEDEC Publishes Breakthrough Standard for Wide I/O Mobile DRAM». Jedec 
  69. ↑ a b «Beyond DDR4: The differences between Wide I/O, HBM, and Hybrid Memory Cube». Extreme Tech. Consultado em 23 de setembro de 2021 
  70. ↑ «Xilinx Ltd – Goodbye DDR, hello serial memory». EPDT on the Net 
  71. ↑ Schmitz, Tamara (27 de outubro de 2014). «The Rise of Serial Memory and the Future of DDR» (PDF). Consultado em 23 de setembro de 2021 
  72. ↑ «Bye-Bye DDRn Protocol?». SemiWiki 
  73. ↑ «DRAM will live on as DDR5 memory is slated to reach computers in 2020» 

Ligações externas[editar | editar código-fonte]


Obtida de "https://pt.wikipedia.org/w/index.php?title=DDR4_SDRAM&oldid=64856805"